Description
Date depot: 1 janvier 1900
Titre: Techniques de multiplexage pour un système d émulation et de prototypage rapide à base de circuits FPGA.
Directeur de thèse:
Habib MEHREZ (LIP6)
Domaine scientifique: Sciences et technologies de l'information et de la communication
Thématique CNRS : Non defini
Resumé:
Sujet de thèse en cotutelle
Directeur de thèse du coté Français : Habib MEHREZ (PR LIP6-UPMC)
Co-encadrant du coté Français : Zied MARRAKCHI (Docteur LIP6-UPMC)
Avec la tendance mondiale vers le numérique, la complexité de la conception de circuits intégrés et du logiciel croit régulièrement tandis que la durée de vie des circuits et des produits se réduit. La vérification est une étape importante pour la création du produit final et c’est une composante clé pour la réussite de la commercialisation dans les délais prévus. Avant de produire le silicium réel, il n’y a que trois possibilités de vérification : un prototype sur FPGA, une simulation et une émulation. Le prototypage matériel présente le meilleur compromis entre le temps de conception d’un circuit et le temps d’exécution d’une application sur ce circuit.
Une plateforme de prototypage propose une carte multi-FPGA et un flot logiciel assurant l’implantation du circuit à vérifier sur la carte. En général, les circuits complexes à développer dépassent la capacité logique d'un seul FPGA, d'où la nécessité de les découper sur différents FPGA (partitionnement). La manière dont le circuit est découpé a un effet très important sur les performances et le comportement du système de prototypage. L'outil de partitionnement permet d'obtenir une répartition du circuit objet du prototypage sur les FPGA de la carte. Cette répartition tente de tirer le meilleur profit de l'architecture du FPGA en tenant compte des contraintes imposées par celle-ci en termes de surface disponible (portes logiques). Son objectif est de minimiser les chaînes longues de manière à obtenir la performance la plus élevée en termes de fréquence de fonctionnement.
Toutefois, compte tenu de la complexité des circuits à partitionner, toutes les contraintes ne peuvent pas être satisfaites par cet outil. En effet, les FPGA disposent d'un nombre limité de ressources d'entrée-sortie. Or, a priori, cette ressource matérielle détermine le nombre de signaux qui peuvent apparaître à l'interface de deux parties et qui doivent passer d'un FPGA à un autre. Les contraintes imposées par la limitation de cette ressource sont telles qu'il se peut qu'aucune partition réaliste ne puisse les satisfaire. Dans cette étude, nous proposons de développer un outil spécifique qui intervient après le partitionnement pour prendre en compte la contrainte liée à la limitation du nombre de fils d'interconnexion entre deux FPGA.
Cette thématique demande la synergie entre plusieurs compétences complémentaires : Spécifications de cartes électroniques multi-FPGAs, conception de circuits intégrés à vérifier et développement d’outil d’optimisation CAO. Il en résulte l'utilité de réaliser une coopération entre une équipe spécialisée surtout en conception de circuits intégrés et cartes électroniques (équipe tunisienne) et une équipe spécialisée surtout en informatique dans les techniques algorithmiques d’optimisation VLSI (équipe française).
Doctorant.e: Turki Mariem