Description
Date depot: 1 janvier 1900
Titre: Modélisation d'une architecture de processeur multi-core au niveau transactionnel
Directeur de thèse:
Alain GREINER (LIP6)
Domaine scientifique: Sciences et technologies de l'information et de la communication
Thématique CNRS : Non defini
Resumé:
Ce sujet s’inscrit dans le cadre du projet Européen TSAR (Tera-Scale ARchitecture) dont les principaux partenaires industriels sont BULL (coordinateur), Thales et Philips. Ce projet vise la définition et l’implémentation d’une architecture de processeur multi-core utilisable dans des ordinateurs de type PC, c’est à dire une architecture matérielle supportant la mémoire virtuelle, et fournissant une mécanisme de cohérence des caches garantie par le matériel. L’originalité de cette architecture est d’utiliser un grand nombre de « petits » cœurs de processeurs RISC 32 bits plutôt que quelques gros processeurs, pour minimiser la consommation énergétique. Dans le cadre de ce projet, le laboratoire LIP6 est chargé – en coopération étroite avec BULL- de la définition et de la modélisation du système mémoire. Une première version de cette architecture, a été modélisée et simulée avec succès en langage SystemC, en utilisant la plate-forme de prototypage virtuel soclib, mais les temps de simulation deviennent prohibitifs quand on dépasse une trentaine de processeurs.
On souhaite développer un second prototype virtuel utilisant la modélisation transactionnelle avec temps distribué (TLM-DT). Ce nouveau style de modélisation – proposé par le LIP6 – est plus abstrait, et permet d’accélérer la simulation par un facteur compris entre 20 et 50 (par rapport à la modélisation cycle-accurate) sur un PC mono-processeur. Mais surtout, la modélisation TLM-DT permet d’utiliser des machines multi-cores pour paralléliser la simulation. La parallélisation de la simulation TLM-DT sur plusieurs processeurs s’appuie sur les principes de la simulation parallèle à événements discrets (PDES) , où il n’y a plus de temps simulé global, et où chaque composant matériel de l’architecture est représenté par un processus qui possède son propre temps local.
Doctorant.e: Gioja Hermann