Description
Date depot: 1 janvier 1900
Titre: Introduction de mécanismes de tolérance aux pannes dans une architecture de processeur many-cores à mémoire partagée cohérente.
Directeur de thèse:
Alain GREINER (LIP6)
Domaine scientifique: Sciences et technologies de l'information et de la communication
Thématique CNRS : Non defini
Resumé:
Le projet européen TSAR (Tera Scala Architecture), piloté par la société BULL, vise la définition et le prototypage virtuel d'une architecture de processeur many-cores supportant une mémoire partagée cohérente. Cette architecture doit pouvoir contenir jusqu'à 4096 coeurs de processeurs 32 bits, et doit pouvoir supporter les systèmes d'exploitations utilisés dans le monde des PCs multi-cores (tels que LINUX ou NetBSD). Le protocole DHCCP (Distributed Hybrid Cache Coherence Protocol) repose sur le principe général du répertoire global et s’appuie sur la technologie micro-réseau intégré sur puce DSPIN développée par le LIP6. Un premier prototype virtuel de l'architecture TSAR a été développé (modèle de simulation SystemC utilisant la plate-forme de modélisation SoCLib). Le travail proposé dans la thèse consiste dans un premier temps a réaliser - en coopération étroite avec la société BULL - un prototype matériel de l'architecture TSAR sur circuit reconfigurable de type FPGA. La seconde partie du travail consistera à définir et à évaluer un (ou plusieurs) mécanismes permettant de reconfigurer cette architecture en cas de défaillance d'un composant matériel.
L'architecture étant très régulière contient un grand nombre de composants identiques : coeurs de processeurs, ou bancs mémoires physiquement distribués. On peut donc imaginer un fonctionnement en mode dégradé, en désactivant les composants matériels défaillants, et en redéployant les applications logicielles sur la partie saine de l'architecture.
Doctorant.e: Fuguet Cesar