Description
Date depot: 1 janvier 1900
Titre: Synthèse d'architecture de FPGA tolérant aux défauts
Directeur de thèse:
Habib MEHREZ (LIP6)
Directrice de thèse:
Roselyne CHOTIN (LIP6)
Domaine scientifique: Sciences et technologies de l'information et de la communication
Thématique CNRS : Non defini
Resumé:
Les travaux de recherche effectués dans cette thèse permettront de proposer une IP de FPGA tolérante aux défauts.
{{{Objectifs}}}
L'équipe CIAN du LIP6 développe depuis quelques années un environnement de conception de circuits numériques : Stratus. Cet environnement a déjà permis de développer différentes architectures reconfigurables de type FPGA avec une topologie matricielle ou arborescente.
L'objectif de cette thèse est d’étudier et de développer une IP de FPGA de robustesse accrue contrôlée au niveau architectural (interconnexion et logique), intégrable seule ou pouvant être embarquée.
Au sein de cette IP, la robustesse sera intégrée au niveau architectural :
-* dans les éléments logiques et les blocs d'interconnexion critiques afin de les rendre plus robustes
-* dans le réseau d'interconnexion en permettant le contours des ressources défectueuses
-* dans l'architecture générale en insérant des mécanismes de test et de diagnostic permettant de générer la cartographie des défauts présents dans le circuit.
{{{Compétences souhaitées}}}
Conception de circuits intégrés numériques, programmation
Doctorant.e: Blanchardon Adrien