Description
Date depot: 16 octobre 2019
Titre: Sécurisation des accès aux périphériques et depuis les périphériques dans une architecture multicoeur RISC-V utilisée pour la virtualisation
Encadrant :
Quentin MEUNIER (LIP6)
Directrice de thèse:
Emmanuelle ENCRENAZ (LIP6)
Domaine scientifique: Sciences et technologies de l'information et de la communication
Thématique CNRS : Non defini
Resumé:
L’objectif principal de la thèse sera donc de définir une spécification pour la I/O
MMU d’une architecture RISC-V, qui n’existe pas à l’instant présent. Un modèle sera
implémentée à un niveau de description qui reste pour l’instant à définir. Ce travail, dont
les résultats seront ouverts, pourra servir de base à toute la communauté RISC-V.
De plus, comme cette thèse se place dans un contexte de sécurisation des applications,
plusieurs aspects liés à la sécurité devront être pris en compte dans la définition de la
solution :
• L’isolation fournie par la I/O MMU vis-à-vis des périphériques devra garantir la
confidentialité et l’intégrité pour les accès mémoire en provenance ou à destination
des périphériques. Néanmoins, la gestion des interruptions devra également
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être adaptée à l’architecture définie tout en garantissant une isolation vis-à-vis du
routage possible des interruptions vers les coeurs.
• Des aspects concernant la qualité de service devront aussi être pris en compte, afin
de garantir un certain déterminisme dans les temps d’exécution (ou au moins une
prédictabilité concernant des bornes en pire cas). Pour cela, il faudra que la solution
limite au maximum les interférences sur les réseaux matériels, soit par des moyens
matériels, soit par des moyens logiciels. La gestion des interruptions devra aussi
être considerée pour assurer la qualité de service nécessaire par les applications sur
le système.
• La solution devra dans la mesure du possible prendre en compte les attaques matérielles
récentes, ciblant plus particulièrement les cache : Prime+Probe [OST06],
Flush+Reload [YF14], Meltdown [Lip+18]. La résistance de la solution vis-à-vis de
ces attaques devra être étudiée, et des contre-mesures adoptées si possible dans le
cas échéant.
Enfin, des aspects de performance pourront être abordés lors d’un deuxième temps
dans la thèse : en effet, les écritures en provenance des périphériques vers la mémoire sur
la cohérence de caches ont traditionnellement faites directement en RAM, signifiant qu’il
faut nécessairement invalider des potentielles copies de la ligne dans toute la hiérarchie
mémoire afin d’être sûr de lire une valeur à jour. Cela a bien sûr un impact sur lesperformances, et il pourrait être envisagé que les périphériques écrivent directement dans
les caches (L2 ou L3), ce qui requiert une adaptation au niveau du protocole de cohérence.
De même, il pourra être envisagé de regarder si la solution est facilement extensible pourles mémoires
Doctorant.e: Ducousso Rieul