Description
Date depot: 30 avril 2020
Titre: Memory Organisation & Optimal Scheduling for Neural Solutions Applied to 3D-imagers applications
Directrice de thèse:
Alix MUNIER (LIP6)
Domaine scientifique: Sciences et technologies de l'information et de la communication
Thématique CNRS : Non defini
Resumé:
Les algorithmes d’apprentissage profond permettent de nos jours de traiter de nombreux problèmes complexes dans des champs disciplinaires variés tels que la vision par ordinateur, la reconnaissance automatique de la parole ou des applications à la santé. Le développement de ces techniques est en grande partie lié à l’essor des moyens de calcul qui permettent l’utilisation de réseaux de neurones beaucoup plus importants en taille.
Les architectures Long Short-Term Memory (LSTM) sont des réseaux de neurones qui peuvent contenir des circuits ou des boucles, contrairement aux architectures feed-forward. Compte tenu du nombre d’applications potentielles, la réalisation de circuits performants pour accélérer ces architectures est un enjeux industriel important. Cependant, une architecture LSTM requiert pour son exécution un ordonnancement des opérations et des accès aux données spécifiques entrainant une baisse de l’efficacité énergétique des unités dédiées embarquées qui sont optimisées pour les feed-forward.
Le contexte de cette thèse est l’étude et la réalisation par STMicroelectronics d’une architecture générique pour accélérer les algorithmes d’inférence d’un réseau de neurones feed-forward ou récurrent de type LSTM. Cette architecture est basée sur un assemblage inédit à ce jour de mémoires intégrant des unités de calcul (IMC pour In-Memory Computing) qui sont considérées aujourd’hui comme une des solutions les plus efficaces et innovantes pour les “AI accelerator”.
L’objectif de cette thèse est de réaliser une IMC dédiée à l’accélération des algorithmes d’inférence d’un accélérateur de réseaux de neurones de type feed-forward et/ou LSTM. La première partie de la thèse sera consacrée à l’étude et la réalisation d’une IMC 256 bits pour la prise en charge de réseaux de neurones feed-forward. En fonction des résultats obtenus, on considèrera l’assemblage de ces mémoires pour traiter des réseaux de neurones à très forte bande passante, voire des réseaux de neurones de grande taille et à très forte bande passante; le but ici est de permettre une accélération matérielle pour traiter des images de très grande taille (représenta2ons industrielles équivalentes à des images de centaines de tera-pixels).
Doctorant.e: Oudrhiri Ali